Giáo Trình: kỹ thuật số Chương I: HỆ thống số

00011110

00xxxx

010010

11dddd

10xxdd

K₄= Q₁Q₂

00011110

J₈= Q₁Q₂Q₄

00011110

00xxxx

01xxxx

11dddd

1001dd

K₈= Q₁

Từ các biểu thức logic trên ta vẽ mạch như hình 5.15

1. 
   Thiết kế mạch đếm lên đồng bộ MOD12.
   
2. 
   Thiết kế mạch xuống đồng bộ MOD10.
   
3. 
   Thiết kế mạch Ring counter.
   
4. 
   Thanh Ghi: (Register)
   
5. 
   Giới thiệu về thanh ghi:
   

5. 
   Các dạng thanh ghi:
   

Dạng này dữ liệu vào nối tiếp và ra cũng nối tiếp. Hình 5.16 minh hoạ điều này.

Chúng ta nhận thấy clock tác động vào các FF cùng lúc như ở đếm đồng bộ. Như khảo sát ở chương trước ta biết D_FF mang tích chất truyền nghĩa là khi D mang giá trị nào thì sau khi xẩy ra C_K, Q sẽ nhận giá trị đó. Do đó cứ có 1 xung C_K tác động thì một bit dữ liệu được đưa vào thanh ghi, và cũng từ ngõ ra ta lấy ra được một bit dữ liệu. Giả sử có một bit “1” đưa vào thì sau 4 xung C_K bit “1” này sẽ đưa đến ngõ ra(đối với thanh ghi 4 bit). Như hình trên là một thanh ghi 4 bit, ta nói nó có thể lưu giữ một dữ liệu 4 bit, vì dữ liệu này được truyền tải lần vào thanh ghi. Ví dụ dữ liệu vào là 1011 thì sau 4 xung C_K các Q của FF sẽ nhận giá trị như sau: Q₁= “1”, Q₂ = “0”, Q₃= “1”, Q₄= “1”.

- Thanh ghi vào nối tiếp ra song song:


- Thanh ghi vào song song ra nối tiếp:

Hình vẽ trên là một nửa của IC 74LS165, thực ra IC 74LS165 có 8 bit tần số hoạt động lên đến 35MHz.

- Thanh ghi vào song song ra song song:

5. 
   Thiết kế thanh ghi:
   

Xét ví dụ:

Thiết kế thanh ghi 4 bit có hai điểm sáng kề nhau dịch vào.

DABCD

Ta lập bảng trạng thái như sau:

Trong đó A, B, C, D là các ngõ ra của các FF. D là ngõ vào của FF đầu tiên. Ta thực hiện việc dịch cho đến khi các trạng thái ABCD thực hiện được một chu kỳ thì dừng lại. Và bắt đầu lập bảng bìa Karnaugh và điền các trạng thái của D vào bìa. Các ô trống được coi như trạng thái bất chấp.

Từ bìa Karnaugh ta có hàm D= B’ ( đảo của B)

Từ đó ta vẽ mạch như hình 5.21.

MỘT SỐ SƠ ĐỒ CHÂN LINH KIỆN IC SỐ

Chöông 6: MAÏCH CHUYEÅN ÑOÅI TÖÔNG TÖÏ – SOÁ

6. 
   DAC – Mạch chuyển ñổi tín hiệu số sang tương tự:
   
7. 
   Giôùi thieäu:
   

Ví dụ: Với logic TTL ta có: Từ 0V đến 0,8V là mức logic 0, từ 2V đến 5V là mức logic 1

Như vậy thì bất kỳ mức điện thế nào nằm trong khoảng 0 – 0,8V đều mang giá trị số là logic 0, còn mọi điện thế trong khoảng 2 – 5V đều được gán giá trị số là 1.

Ngược lại trong kỹ thuật tương tự, đại lượng tương tự có thể lấy giá trị bất kỳ trong một khoảng giá trị liên tục. Và điều quan trọng hơn nữa là giá trị chính xác của đại lượng tương tự là là yếu tố quan trọng.

Hầu hết trong tự nhiên đều là các đại lượng tương tự như nhiệt độ, áp suất, cường độ ánh sáng, … Do đó muốn xử lý trong một  hệ thống kỹ thuật số, ta phải chuyển đổi sang dạng đại lượng số mới có thể xử lý và điều khiển các hệ thống được. Và ngược lại có những hệ thống tương tự cần được điều khiển chúng ta cũng phải chuyển đổi từ số sang tương tự. Trong phần này chúng ta sẽ tìm hiểu về quá trình chuyển đổi từ số sang tương tự -DAC (Digital to Analog Converter).

Chuyển đổi số sang tương tự là tiến trình lấy một giá trị được biểu diễn dưới dạng mã số ( digital code ) và chuyển đổi nó thành mức điện thế hoặc dòng điện tỉ lệ với giá trị số. Hình 6.1 minh họa sơ đồ khối của một bộ chuyển đổi DAC.

H6.1

- Độ phân giải:

Độ phân giải (resolution) của bộ biến đổi DAC được định nghĩa là thay đổi nhỏ nhất có thể xảy ra ở đầu ra tương tự bởi kết qua của một thay đổi ở đầu vào số.

Độ phân giải của DAC phụ thuộc vào số bit, do đó các nhà chế tạo thường ấn định độ phân giải của DAC ở dạng số bit. DAC 10 bit có độ phân giải tinh hơn DAC 8 bit. DAC có càng nhiều bit thì độ phân giải càng tinh hơn.

Độ phân giải luôn bằng trọng số của LSB. Còn gọi là kích thước bậc thang (step size), vì đó là khoảng thay đổi của Vout khi giá trị của đầu vào số thay đổi từ bước này sang bước khác.

H6.2

Dạng sóng bậc thang (hình 6.2) có 16 mức với 16 thạng thái đầu vào nhưng chỉ có 15 bậc giữa mức 0 và mức cực đại. Với DAC có N bit thì tổng số  mức khác nhau sẽ là 2^N, và tổng số bậc sẽ là 2^N – 1.

Do đó độ phân giải bằng với hệ số tỷ lệ trong mối quan hệ giữa đầu vào và đầu ra của DAC.

Đầu ra tương tự = K x đầu vào số

                Với K là mức điện thế (hoặc cường độ dòng điện) ở mỗi bậc.

Như vậy ta có công thức tính độ phân giải như sau:

Với  là đầu ra cực đại ( đầy thang )

                                     N là số bit

Nếu tính theo phần trăm ta có công thức như sau:

Chẳng hạn trong hình 6.1 ta có:

 Ví dụ : Một ADC 10 bit có kích thước bậc thang = 10mV. Hãy xác định điện thế đầu ra cực đại ( đầy thang ) và tỷ lệ % độ phân giải.

DAC có 10 bit nên ta có

Số bậc là 210 – 1 = 1023 bậc

Với mỗi bậc là 10mV nên đầu ra cực đại sẽ là 10mVx1023 = 10.23V

Từ ví dụ trên cho thấy tỷ lệ phần trăm độ phân giải giảm đi khi số bit đầu vào tăng lên. Do đó ta còn tính được % độ phân giải theo công thức:

            Với mã đầu vào nhị phân N bit ta có tổng số bậc là 2^N – 1 bậc.

- Độ chính xác:

Có nhiều cách đánh giá độ chính xác. Hai cách thông dụng nhất là sai số toàn thang (full scale error) và sai số tuyến tính (linearity error) thường được biểu biễn ở dạng phần trăm đầu ra cực đại (đầy thang) của bộ chuyển đổi.

Sai số toàn thang là khoảng lệch tối đa ở đầu ra DAC so với giá trị dự kiến (lý tưởng), được biểu diễn ở dạng phần trăm.

Sai số tuyến tính là khoảng lệch tối đa ở kích thước bậc thang so với kích thước bậc thang lý tưởng.

Điều quan trọng của một DAC là độ chính xác và độ phân giải phải tương thích nhau.

- Sai số lệch:

Theo lý tưởng thì đầu ra của DAC sẽ là 0V khi tất cả đầu vào nhị phân toàn là bit 0. Tuy nhiên trên thực tế thì mức điện thế ra cho trường hợp này sẽ rất nhỏ, gọi là sai số lệch ( offset error). Sai số này nếu không điều chỉnh thì sẽ được cộng vào đầu ra DAC dự kiến trong tất cả các trường hợp.

Nhiều DAC có tính năng điều chỉnh sai số lệch ở bên ngoài, sẽ cho phép chúng ta triệt tiêu độ lệch này bằng cách áp mọi bit 0 ở đầu vào DAC và theo dõi đầu ra. Khi đó ta điều chỉnh chiết áp điều chỉnh độ lệch cho đến khi nào đầu ra bằng 0V.

- Thời gian ổn định: 

Thời gian ổn định (settling time) là thời gian cần thiết để đầu ra DAC đi từ zero đến bậc thang cao nhất khi đầu vào nhị phân biến thiên từ chuỗi bit toàn 0 đến chuổi bit toàn là 1. Thực tế thời gian ổn định là thời gian để đầu vào DAC ổn định trong phạm vi ±1/2 kích thước bậc thang (độ phân giải) của giá trị cuối cùng.

Ví dụ:  Một DAC có độ phân giải 10mV thì thời gian ổn định được đo là thời gian đầu ra cần có để ổn định trong phạm vi 5mV của giá trị đầy thang.

Thời gian ổn định có giá trị biến thiên trong khoảng 50ns đến 10ns. DAC với đầu ra dòng điện có thời gian ổn định ngắn hơn so với thời gian ổn định của DAC có đầu ra điện thế.

6. 
   DAC dùng điện trở có trọng số nhị phân và bộ khuếch đại cộng:
   

H6.3

Bộ khuếch đại thuật toán (Operational Amplifier – Op Amp) được dùng làm bộ cộng đảo cho tổng trọng số của bốn mức điện thế vào. Ta thấy các điện trở đầu vào giảm dần 1/2 lần điện trở trước nó. Nghĩa là đầu vào D (MSB) có R_IN = 1k, vì vậy bộ khuếch đại cộng chuyển ngay mức điện thế tại D đi mà không làm suy giảm (vì R_f = 1k). Đầu vào C có R = 2k, suy giảm đi 1/2, tương tự đầu vào B suy giảm 1/4 và đầu vào A giảm 1/8. Do đó đầu ra bộ khuếch đại được tính bởi biểu thức sau:

dấu âm (-) biểu thị bộ khuếch đại cộng ở đây là khuếch đại cộng đảo. Dấu âm này chúng ta không cần quan tâm.

Như vậy ngõ ra của bộ khuếch đại cộng là mức điện thế tương tự, biểu thị tổng trọng số của các đầu vào. Dựa vào biểu thức (4) ta tính được các mức điện áp ra tương ứng với các tổ hợp của các ngõ vào (bảng 6.1).

Độ phân giải của mạch DAC hình 6.2 bằng với trọng số của LSB, nghĩa là bằng 1/8 x 5V = 0.625V. Nhìn vào bảng 5.1 ta thấy đầu ra tương tự tăng 0.625V khi số nhị phân ở đầu vào tăng lên một bậc.

Ví dụ:

a. Xác định trọng số của mỗi bit đầu vào ở hình 6.2

a. MSB chuyển đi với mức khuếch đại = 1 nên trọng số của nó ở đầu ra là 5V. Tương tự như vậy ta tính được các trọng số của các bit đầu vào như sau:

MSB                     #   5V

MSB thứ 2             #   2.5V (giảm đi 1/2)

MSB thứ 3             #   1.25V (giảm đi 1/4)

MSB thứ 4  (LSB)    #   0.625V (giảm đi 1/8)

b. Nếu R_f = 500W giảm theo thừa số 2, nên mỗi trọng số đầu vào sẽ nhỏ hơn 2 lần so với giá trị tính ở trên. Do đó đầu ra cực đại ( đầy thang) sẽ giảm theo cùng thừa số, còn lại: -9.375/2 = -4.6875V


Bảng 6.1  Đầu ra ứng với điều kiện các đầu vào thích hợp ở 0V hoặc 5V.

6. 
   DAC dùng điện trở thang R/2R:
   

Để khắc phục được nhược điểm này, người ta đã tìm ra một mạch DAC đáp ứng được yêu cầu đó là mạch DAC mạng đêịn trở thang R/2R. Các điện trở trong mạch này chỉ biến thiên trong khoảng từ 2 đến 1.

Hình 6.4 là một mạch DAC R/2R điện trở thang cơ bản.

Từ hình 6.4 ta thấy được cách sắp xếp các điện trở chỉ có hai giá trị được sử dụng là R và 2R. Dòng I_OUT phụ thuộc vào vị trí của 4 chuyển mạch, đầu vào nhị phân B₀B₁B₂B₃ chi phối trạng thái của các chuyển mạch này. Dòng ra I_OUT được phép chạy qua bộ  biến đổi dòng thành điện (Op-Amp) để biến dòng thành điện thế ra V_OUT. Điện thế ngõ ra V_OUT được tính theo công thức:

Với B là giá trị đầu vào nhị phân, biến thiên từ 0000 (0) đến 1111(15)

Ví dụ:

Cho V_REF = 5V DAC ở hình 5.4. Tính độ phân giải và đầu ra cực đại của DAC này?

Độ phân giải bằng với trọng số của LSB, ta xác định trọng số LSB bằng cách gán

Đầu ra cực đại xác định được khi B = 1111₂ = 15₁₀. Áp dụng công thức (5) ta có:

6. 
   DAC với ngõ ra dòng điện:
   

H6.5

Dòng chảy qua mỗi đường là do mức điện thế quy chiếu V_REF và giá trị điện trở trong đường dẫn quyết định. Giá trị điện trở có trọng số theo cơ số 2, nên cường độ dòng điện cũng có trọng số theo hệ số 2 và tổng cường độ dòng điện ra I_OUT sẽ là tổng các dòng của các nhánh.

DAC với đầu dòng ra có thể chuyển thành DAC có đầu ra điện thế bằng cách dùng bộ khuếch đại thuật toán (Op-Amp) như hình 6.6.

H6.6

Ở hình trên I_OUT ra từ DAC phải nối đến đầu vào “ – ” của bộ khuếch đại thuật toán. Hồi tiếp âm của bộ khuếch đại thuật toán buộc dòng I_OUT phải chạy qua R_F và tạo điện áp ngõ ra V_OUT  và được tính theo công thức:

Do đó V_OUT sẽ là mức điện thế tương tự, tỷ lệ với đầu vào nhị phân của DAC.

6. 
   DAC  điện trở hình T:
   

Nguyên lý làm việc của DAC này cũng đơn giản. Người đọc có thể giải thích được hoạt động của mạch dựa trên hình vẽ và những kiến thức đã học. Chúng ta chỉ cần cho lần lượt các bit B_i bằng logic 1 và 0 ta sẽ tính được V_OUT sau đó dùng nguyên xếp chồng ta sẽ tính được điện áp ra:

Biểu thức (7) chứng tỏ rằng biên độ điện áp tương tự đầu ra tỉ lệ thuận với giá trị tín hiệu số đầu vào. Chúng ta có thể thấy rằng đối với DAC điện trở hình T N bit thì điện áp tương tự đầu ra V_OUT sẽ là:

H6.7

Đối với mạch DAC điện trở hình T thì sai số chuyển đổi do các nguyên nhân sau:

Sai lệch điện áp chuẩn tham chiếu V_REF .

Từ công thức (8) ta có thể tính sai số chuyển đổi DA do riêng sai số lệch điện áp chuẩn tham chiếu V_REF gây ra như sau:

Biểu thức trên cho thấy sai số của điện áp tương tự DV_OUT tỉ lệ với sai lệch DV_REF và tỉ lệ thuận với giá trị tín hiệu số đầu vào.

Sự trôi điểm 0 của khuếch đại thuật toán.

Sự trôi điểm 0 của bộ khuếch đại thuật toán ảnh hưởng như nhau đối với mọi giá trị tín hiệu số được biến đổi. Sai số DV_OUT do trôi điểm 0 không phụ thuộc giá trị tín hiệu số.

Điện áp rơi trên điện trở tiếp xúc của tiếp điểm chuyển mạch.

Các chuyển mạch không phải là lý tưởng, thực tế điện áp rơi khi nối thông của mạch điện chuyển mạch không thể tuyệt đối bằng 0. Vậy điện áp rơi này đóng vai trò tín hiệu sai số đưa đến đầu vào mạng điện trở hình T.

DAC điện trở hình T công tác song song (các bit tín hiệu số đầu vào được đưa vào song song) nên có tốc độ chuyển đổi cao. Thời gian cần thiết cho một lần chuyển đổi gồm hai gai đoạn: thời gian trể truyền đạt của bit tín hiệu vào xa nhất đến bộ khuếch đại thuật toán và thời gian cần thiết để bộ khuếch đại thuật toán ổn định tín hiệu ra.

6. 
   Mạch ADC – Mạch chuyển ñổi tín hiệu Tương tự sang Số:
   
7. 
   Sơ đồ khối:
   

- Xung lệnh START khởi động sự hoạt động của hệ thống.

- Xung Clock quyết định bộ điều khiển liên tục chỉnh sửa số nhị phân trong thanh ghi.

- Số nhị phân trong thanh ghi được DAC chuyển đổi thành điện thế tương tự V_Ax.

- Bộ so sánh so sánh V_AX với  đầu vào trương tự VA. Nếu V_AX < V_A đầu ra của  bộ so sánh lên mức cao. Nếu V_AX > V_A ít nhất bằng một khoảng V_T (điện thế ngưỡng), đầu ra của bộ so sánh sẽ xuống mức thấp và ngừng tiến trình biến đổi số nhị phân ở thanh ghi. Tại thời điểm này V_AX xấp xỉ V_A. giá dtrị nhị phân ở thanh ghi là đại lượng số tương đương V_AX và cũng là đại lượng số tương đương  V_A, trong giới hạn độ phân giải và độ chính xác của hệ thống.

- Logic điều khiển kích hoạt tín hiệu ECO khi chu kỳ chuyển đổi kết thúc.

Tiến trình này có thể có nhiều thay dổi đối với một số loại ADC khác, chủ yếu là sự khác nhau ở cách thức bộ điều khiển sửa đổi số nhị phân trong thanh ghi.
H6.8

6. 
   Các chỉ tiêu kỹ thuật chủ yếu của ADC:
   

Độ phân gải của một ADC biểu thị bằng số bit của tín hiệu số đầu ra. Số lượng bit nhiều sai số lượng tử càng nhỏ, độ chính xác càng cao.

- Dải động, điện trở đầu vào.

Mức logic của tín hiệu số đầu ra và khả năng chịu tải (nối vào đầu vào).

- Độ chính xác tương đối.

Nếu lý tưởng hóa thì tất cả các điểm chuyển đổiphải nằm trên một đường thẳng. Độ chính xác tương đối là sai dsố của các điểm chuyển đổi thực tế so với đặc tuyến chuyển đổi lý tưởng. Ngoài ra còn yêu cầu ADC không bị mất bit trong toàn bộ phạm vi công tác.

- Tốc độ chuyển đổi.

Tốc độ chuyển đổi được xác định thời gian bởi thời gian cần thiết hoàn thành một lần chuyển đổi A/D. Thời gian này tính từ khi xuất hiện tín hiệu điều khiển chuyển đổi đến khi tín hiệu số đầu ra đã ổn định.

Giả sử điện áp tương tự đầu vào không đổi, nếu nguồn cung cấp cho ADC biến thiên mà ảnh hưởng đến tín hiệu số đầu ra càng lớn thì tỉ số phụ thuộc nguồn càng lớn.

- Công suất tiêu hao.

6. 
   
   tải về 1.09 Mb.
   
   Chia sẻ với bạn bè của bạn: