H2.23 Ngoài ra chúng ta còn có tính chất đảo như sau: Mạch điện minh hoạ trên hình H2.24. H2.24

Ngoài ra chúng ta còn có tính chất đảo như sau:

Mạch điện minh hoạ trên hình H2.24.

H2.24

1. 
   Các định lý:
   

Ở đây ta có thể hoán đổi vị trí các toán hạng cho nhau trong biểu thức Boolean.

Ví dụ: A*B = B *A, hoặc A + B = B + A. Để chứng minh điều này ta khảo sát bảng trạng thái của hai trường hợp trên:

ABY=A*BY=B*A

ABY=A+BY=B+A

(A*B)*C = A*(B*C)

(A+B)+C = A+(B+C)

Định lý kết hợp phát biểu như sau:
H2.25

Định lý được minh hoạ như hình H2.25, hai sơ đồ trong hình là tương đương.

Tương tự cho phép cộng:

Mạch minh hoạ cho tính chất trên như hình H2.26.



H2.26


- Định lý phân phối:

Định lý phân phối được biểu diễn như sau:

A*(B+C) = A*B + A*C

H2.27

Điều này được minh hoạ như hình H2.27.

Một số đẳng thức thông dụng:

1. 
   A(A+B) =A
   
2. 
   A + AB = A
   
3. 
   
   
4. 
   
   
5. 
   
   
6. 
   
   

Định lý De_Morgan có hai phát biểu như sau:

1. 
   Đảo của một tổng bằng tích các đảo
   

1. 
   Đảo của một tích bằng tổng các đảo
   

1. 
   Đảo các ngõ vào của cổng AND ta đượ cổng NOR
   
2. 
   Đảo các ngõ vào của cổng OR ta được cổng NAND
   

H2.29

1. 
   Thiết lập hàm Boole:
   

Xét mạch trong hình 2.30.H2.30

Hàm Boole cho ngõ ra Y của mạch sẽ được thiết lập từ các hàm của các cổng AND và cổng OR.

Cổng AND có 2 ngõ vào A và B sẽ có ngõ ra là A.B

Cổng AND có 2 ngõ vào B và C sẽ có ngõ ra là B.C

Cổng OR có 2 ngõ vào AB và BC sẽ có ngõ ra là AB+BC

Hàm logic của ngõ ra cổng OR chính là hàm Boole của mạch.

Riêng trường hợp cần lập hàm Boole cho mạch chưa biết sơ đồ, chỉ biết các yêu cầu của mạch thì ta có thể thực hiện theo bảng trạng thái thể hiện các yêu cầu đó.

Ta có thể lập hàm Boole từ bảng trạng thái theo 2 dạng:

1. 
   Dạng 1: dạng tổng của các tích Ysp (sum of products)
   

Lấy tích các ngõ vào, theo qui định sau: ngõ vào = 0 thì lấy đảo, ngõ vào =1 thì giữ nguyên,

Lấy tổng của các tích.

1. 
   Dạng 2: dạng tích của các tổng Yps (product of sums).
   

Lấy tổng các ngõ vào, theo qui định sau: ngõ vào = 0 thì giữ nguyên, ngõ vào =1 thì lấy đảo,

Lấy tích các tổng.

Minh họa cụ thể cho cách này sẽ được trình bày trong phần thiết kế mạch số.

1. 
   Đơn giản hàm Boole:
   

Xét hàm Boole:

Y=
Bằng cách khai triển theo định lý phân phối ta được: Y=AA+A+AB+B

Theo các phép toán cơ bản: AA=A, B=0, B+=1

Suy ra Y=A+A(B+)+0 =A+A = A

Như vậy ta đã rút gọn hàm Boole về giá trị đơn giản nhất.

Ví dụ:

Hãy rút gọn biểu thức sau: Y=AB+B+(CD+B+BC)

Tuy nhiên ta sẽ gặp khó khăn trong một số trường hợp khi biểu thức của Y quá dài hoặc ta không biết biểu thức sau khi rút gọn đã đơn giản nhất hay chưa. Vì vậy người ta dùng một phương pháp khác là bìa Karnaugh. Thực ra bìa Karnaugh cũng được xây dựng trên nguyên tắc đại số Boole. Thông thường người ta chỉ sử dụng cho các biểu thức có từ 4 biến trở xuống.

1. 
   Bìa Karnaugh:
   

Để rút gọn ta điền các số hạng của biểu thức vào bìa. Ví dụ ta có hàm:

Ta có thể nhóm các ô kề nhau lên “1” với nhau, ở đó ta bỏ đi các biến thay đổi và chỉ giữ lại các biến không đổi. Ví dụ như ở hai ô “1” bên trái ta bỏ biến D vì nó thay đổi từ “1” về “0” còn các biến A, B, C đều không đổi nên được giữ lại, tương tự cho trường hợp còn lại. Kết quả ta được:
Đây chính là biểu thức đơn giản nhất.

Chú ý rằng ta chỉ được phép tập hợp các nhóm có tổng số ô là 2, 4, 8, 16 mà thôi, ta không thể chọn một số các ô như : 3, 5, 6, … và cũng lưu ý chỉ chọn các ô kề nhau.

Khi trong biểu thức có số hạng không đủ biến ta có quyền thêm biến, bằng phương pháp sau:

1. 
   Thiết kế mạch số:
   

Thiết kế mạch số được thực hiện theo tuần tự sau:

Từ yêu cầu đề bài, ta lập bảng trạng thái thể hiện các yêu cầu, dựa vào bảng trạng thái ta lập hàm Boole rồi đơn giản hàm bằng các định lý, hoặc sử dụng phương pháp bìa Karnaugh để rút gọn cho hàm đơn giản nhất, cuối cùng vẽ mạch logic từ hàm tìm được.

Ví dụ :

Từ yêu cầu ta lập bảng trạng thái và lập hàm Boole dạng tổng các tích:

ABCY

Dùng bìa Karnaugh rút gọn biểu thức ta được:

Y = AB + AC + BC

Từ biểu thức ta vẽ mạch như hình H2.31.

1. Vẽ mạch điện từ hàm Boolean sau:

a.

b.

2. Vẽ lại các mạch điện trên chỉ dùng cổng NAND

3. Thiết kế mạch có 4 công tắt A, B, C, D điều khiển đèn Y sao cho:

1. 
   Y lên “1” khi chỉ có 2 công tắt bất kỳ đóng
   
2. 
   Y lên “1” khi có ít nhất ba công tắt được đóng
   
3. 
   Y lên “1” khi A, B đóng hoặc B, C đóng hoặc B, D đóng.
   

3. 
   Giới Thiệu Về IC:
   

3. 
   Họ TTL:
   

1. 
   Giới thiệu về TTL:
   

- 74xx là loại TTL chuẩn, ngoài ra còn có loại 54xx dùng trong quân đội. 54xx tương tự như 74xx nhưng có dải điện áp cũng như nhiệt độ sử dụng rộng hơn.

- TTL tốc độ cao(High speed TTL) được ký hiệu chữ H kèm theo, ví dụ 74H04, 54H04. Loại này có thời gian truyền thấp nên tốc độ hoạt động cao tuy nhiên công suất tiêu thụ cũng cao.

- TTL có công suất thấp (Low power TTL) thường được kèm theo chữ L trong ký hiệu ví dụ: 74L02, 54L02. Loại này công suất tiêu thụ thấp và tốc độ truyền cũng chậm.

- Schottky TTL là loại TTL có tốc độ đóng ngắt cao gần gấp ba lần so với TTL chuẩn nhưng công công suất tiêu thụ cũng cao gần gấp 2 lần so với TTL chuẩn thường được ký hiệu 74Sxx hay 54Sxx.

- Low-power Schottky TTL: đây là loại TTL có tốc độ gần bằng tốc độ của TTL chuẩn nhưng công suất tiêu thụ khoảng 1/5 công suất tiêu thụ của TTL chuẩn, thường được ký hiệu: 74LSxx, 54LSxx.

- Advanced Schottky TTL: đây là loại Schottky TTL thế hệ mới, nó có tốc độ gần gấp đôi và công suất tiêu thụ chỉ bằng ½ loại Schottky thường. Thường được ký hiệu 74Asxx, 54Asxx.

- Advanced Low-power Schottky TTL: loại này có tốc độ cao hơn và công suất tiêu thụ thấp hơn loại Low-power Schottky TTL, thường được ký hiệu: 74ALSxx, 54ALSxx.

3. 
   Các đặc tính của TTL:
   

V_OL: điện áp ngõ ra mức thấp V_IL: điện áp ngõ vào mức thấp

V_OH: điện áp ngõ ra mức cao V_IH: điện áp ngõ vào mức cao

Min: cực tiểu Max: cực đại

Như vậy không chỉ 0V là mức “0” và 5V là mức “1” mà đối với ngõ ra:

V_{OH MIN} =2.4V V_{OL MAX} = 0.4V

V_{IH MIN} = 2V V_{IL MAX} = 0.8V

Loại công suất tiêu hao thấpLoại thời gian trể nhỏ

HọTG. Trể (ns)CS tổn hao (mw)Tích sốHọTg. Trể (ns)CS tổn hao (mw)Tích số

TTL1010100TTL1010100

L TTL33133H .TTL622132

LS TTL9218S.TTL31957

ATS41.24.8AS1.7813.6

3. 
   Một số mạch cổng TTL:
   

- Cổng NAND trong IC 7400 như hình H3.1.

Theo hình vẽ này ta thấy khi chỉ cần một ngõ vào A, B xuống “0” thì Q₁ dẫn bão hoà làm cho điện áp tại B của Q₂ ở “0” Q₂ tắt, làm cho ngõ ra lên “1”. Chỉ khi nào cả A, B lên “1” thì Q₁ tắt và Q₂ dẫn nên ngõ ra xuống “0”. Điều này hoàn toàn phù hợp cho cổng NAND.

H3.1
- Cổng NAND trong IC 74H00 như hình H3.2.

H3.2

- Cổng NAND trong IC 74L00 như hình H3.3.

3. 
   Dòng ngõ ra,vào và khả năng Fan out:
   

F= I_OL(max) /I_IL(max)

Xét một cổng logic có dòng vào và ra như sau: I_OL =16mA, I_IL=1.6mA

Như vậy, Fan out của cổng ở mức thấp là F=16/1.6=10.

Ngoài ra ta cần xét đến Fan out ở mức cao. F(H)=I_OH/I_IH

Khi đó Fan out của cổng được tính là F=min(F_L, F_H)

3. 
   Tiêu tán công suất:
   

Ví dụ dòng điện của cổng NAND chuẩn khi cấp nguồn 5V và ngõ ra mức thấp là 3mA, và khi ngõ ra ở mức cao là 1mA. Ta tính công suất hao phí cho trường hợp ngõ ra mức thấp:

P_DL= V_CC*I_CCL = 5V*3mA = 15mW

Tương tự cho mức cao:

P_DH = V_CC * I_CCH = 5V*1mA = 5mW

Công suất tiêu thụ trung bình sẽ là : 10mW.

3. 
   TTL có ngỏ ra dạng cực thu để hở và 3 trạng thái:
   

Trong một số IC khi tra tìm sơ đồ chân ta sẽ thấy có dòng ghi chú là “the output with open collector”. Đối với loại IC này chúng ta không thể sử dụng bình thường như các loại IC khác, bởi vì ngõ ra của cổng không được nối sẵn lên nguồn như hình vẽ 3.4 a). Để sử dụng bình thường ta phải có một điện trở nối từ ngõ ra lên nguồn. Điện trở đó được gọi là điện trở kéo lên (pull up resistor), như hình vẽ b). Ví dụ như IC 74LS05 cũng là cổng NOT nhưng là loại The output with open collector, nên khi ta sử dụng phải mắc như hình c.

Như vậy ngõ ra chỉ lên “1” khi và chỉ khi cả hai cổng đều lên “1” chỉ cần có một cổng xuống “0” thì output sẽ về “0”

3. 
   Họ CMOS:
   
4. 
   Giới thiệu về CMOS:
   

3. 
   Các tính chất về CMOS
   

Điện áp cung cấp cho CMOS là V_DD có giá trị từ 3V đến 15V. khi CMOS và TTL cùng làm việc với nhau để tương thích ta dùng nguồn 5V. ngoài ra CMOS có thể dùng ở tầm điện áp khác.

Ơ CMOS điện áp ngõ ra được xem như V_DD cho mức “1” và 0V cho mức “0”. Riêng ngõ vào thì V_IH(min) =70%*V_DD và V_IL(max) =30%*V_DD.

- Công suất tiêu tán:

Khi CMOS ở trạng thái tĩnh (ngõ ra không biến đổi) thì công suất tiêu tán là thấp, không quan tâm đến trạng thái đầu ra, vì có một nội trở lớn từ V_DD đến GND. Tuy nhiên khi tốc độ đóng ngắt cao (hoạt động ở tần số cao) thì công suất tiêu tốn là đáng kể và tỷ lệ thuận với tần số đóng ngắt.

Vì ở mỗi ngõ vào của CMOS đều có một điện dung ký sinh, nên làm xuất hiện thời gian trễ trong quá trình làm việc. Chính điều này hạn chế khả năng fan out của CMOS điển hình khi CMOS hoạt động ở tần số dưới 1MHz thì khả năng Fan out là 50, và khả năng Fan out giảm dần khi tần số làm việc tăng lên.

Ở CMOS không như TTL các ngõ vào không dùng phải được nối lên “1” hoặc xuống “0” để tránh nhiễu và tiêu tốn nhiều công suất.

Chính vì điện trở ngõ vào càng cao nên chúng rất nhạy và dễ hư hỏng với tĩnh điện. Mặc dù hầu hết các CMOS có diode bảo vệ các đầu vào, tuy nhiên chúng ta cũng phải cẩn thận khi tiếp xúc với CMOS.

3. 
   Giao Tiếp Giữa TTL Và CMOS:
   

Giao tiếp giữa TTL và CMOS là việc làm sao cho tương thích giữa hai loại này trong điều khiện khác nhau về một số thông số nào đó.

3. 
   TTL lái CMOS với V_DD=5V:
   

“0”: V_OL = 0.4V V_IL = 1.5V

I_OL = 8 -> 20mA I_IL = 1A

Kết luận điện áp và dòng đủ lái

“1” V_OH = 2.4V V_HI = 3.5V

I_OH = 400A -> 20mA I_IL = 20A -> 200A

Trong trường hợp này dòng không là vấn đề, chỉ có áp là không thỏa.

Tóm lại trong trường hợp này để đảm bảo áp hiểu được thì chúng ta cần có một điện trở kéo lên 5V ở ngõ ra TTL để CMOS hiểu được mức cao như hình 3.6

3. 
   TTL lái CMOS với V_DD>5V:
   

3. 
   CMOS lái TTL với V_DD =5V:
   

“0”: V_OL = 0.05V V_IL = 0.8V

I_OL = 0.4mA I_IL = 100A -> 2mA

Kết luận dòng không đủ lái.

“1” V_OH = 4.95V V_HI = 2V

I_OH = 0.4mA I_IL = 20A -> 200A

Kết luận dòng và áp đủ để lái.

Trong trường hợp này ta dùng bộ đệm 4050B có dòng định mức I_OL =3mA để đủ dòng cho trường hợp “0”. Hình vẽ 3.8 minh hoạ điều này.

Hình 3.8

3. 
   CMOS lái TTL với V_DD > 5V:
   

3. 
   Mạch Cộng – Trừ:
   
4. 
   Mạch cộng (full adder):
   

Đây là mạch cộng ba bit nhị phân A, B và Cin , trong đó Cin là số nhớ từ việc cộng hai hai bit ở vị trí bit có trọng số nhỏ hơn. Ví dụ ta cộng hai số nhị phân 01+ 01, đầu tiên ta lấy hai LSB của hai số nhị phân là 1+1, lúc này Cin = 0, kết quả S₁ = 0 và C₁=1. Tiếp theo là bộ nửa cộng thứ hai làm việc, Cin = 0, S₁= 0 nên S = 1, vì C₁ = 1 nên Cout =1 và kết quả cuối cùng là 10.

Tuy nhiên ta cũng có thể thiết kế một mạch cộng khác mà không dùng đến hai mạch nửa cộng như trên.

Ta thiết lập bảng trạng thái theo bảng:

Dùng bìa Karnaugh ta thiết lập và rút gọn hàm S và Cout và được như sau:

S= A’B’Cin + A’BC’_in + AB’C’_in + ABC_in

C_out = AB _­+AC_in + BC_in

Từ các hàm trên ta thiết lập mạch như hình 4.3.



Hình 4.3

Mạch trên chỉ dùng thực hiện cho từng cặp bit của hai số, như vậy để thực hiện một số nhị phân n bit thì ta cần có n bộ cộng như trên để ghép nối lại như sau (ví dụ ta chỉ xét số nhị phân 2 bit)

Hình 4.4 trên minh hoạ việc cộng hai số nhị phân 2 bit A₂A₁ + B₂B₁ . ở bộ cộng ban đầu C_in= 0 (vì chưa có số nhớ nào). Ban đầu, bộ cộng đầu cộng hai bit A₁ với B₁ cho ra S₁ và số nhớ C_out1, bộ cộng thứ hai thực hiện phép cộng hai bit A₂ với B₂ với số nhớ C_{out 1} ở tầng trước, kết quả cho ra S₂ và số nhớ C_{out 2}. Như vậy ta được tổng là S₂S₁ và số nhớ là C_{out 2}.

4. 
   Mạch cộng song song (parallel adder):
   

Mạch này thực hiện việc cộng hai số nhị phân bốn bit A₃A₂A₁A₀ với B₃B₂B₁B₀ và tổng tương ứng là S₃S₂S₁S₀ như hình vẽ trên. Bộ cộng bên phải dùng để cộng 2 bit là LSB của hai số, và rõ ràng chúng ta cần một bộ cộng cho một cặp bit của hai số. C_out của tầng trước (tầng có trọng số nhỏ hơn) được đưa vào C_in ở tầng sau (tầng có trọng số lớn hơn).

4. 
   Mạch So sánh, Kiểm tra chẵn lẻ:
   
5. 
   Mạch so sánh :
   

Hai số nhị phân bằng nhau khi và chỉ khi các bit tương ứng của hai số bằng nhau. Ví dụ hai số A₂A₁A₀ = B₂B₁B₀ khi và chỉ khi A₂=B₂ và A₁=B₁ và A₀=B₀ . Chúng ta lưu ý rằng ở cổng EX_NOR ngõ ra cho “1” khi hai ngõ vào cùng trạng thái nhau, dựa vào điều này mà người ta thiết lập một mạch so sánh bằng như hình 4.6

Để biết số nào lớn hơn người ta phân tích như sau:

Giả sử xét số ba bit như trên

1. 
   Khi A₂ = “1”, B₂= “0” ta kết luận số A >B. ngược lại A₂ = “0”, B₂= “1” ta kế luận B>A. khi A₂ và B₂ cùng trạng thái thì ta tiếp tục xét:
   
2. 
   Nếu A₁ = “1” và B₁= “0” thì kết luận A>B. tương tự nếu A₁= “0” và B₁= “1” thì kết luận B>A, nếu A₁ và B₁ bằng nhau thì ta lại tiếp tục xét:
   
3. 
   Nếu A₀= “1” và B­₀= “0” kết luận A>B, tương tự A₀ = “0” và B₀= “1” kết luận B>A. nếu A₀ và B₀ bằng nhau thì kết luận A=B.
   

4. 
   Mạch phát bit chẵn lẻ (Parity bit):
   

Khi bên phát chẵn như hình vẽ thì bên thu cũng có mạch nhận, mạch nhận kiểm tra tổng số bit : “1” nhận được là một số chẵn thì tốt, ngược lại tổng số bit “1” là một số lẻ thì sẽ thông báo nhận sai bằng cách bit E lên “1”. Như vậy hình thành được mạch kiểm tra đơn giản, rẻ tiền nhưng có nhược điểm là nếu sai lỗi kép thì mạch không phát hiện được. Trên thực tế việc sai lỗi kép là rất hiếm khi xảy ra.

4. 
   Mạch Đa hợp và Giải đa hợp:
   
5. 
   Đa hợp (multiplexers):
   

Một bộ đa hợp dữ liệu số (MUL) là mạch logic có nhiều ngõ vào dữ liệu và chỉ một ngõ ra. Một tập các ngõ vào lựa chọn dữ liệu ( data select inputs) được dùng để điều khiển dữ liệu ngõ vào nào đặt lên ngõ ra. Một bộ đa hợp cũng có thể gọi là bộ lựa chọn dữ liệu (data selector) vì nó có khả năng lựa chọn dữ liệu ngõ vào nào nối đến ngõ ra. Như hình vẽ trên có hai bit dùng để lựa chọn tín hiệu ngõ vào nó cho phép đưa một trong 4 dữ liệu đến ngõ ra tại một thời điểm nào đó. Căn cứ vào bản trên ta thấy khi S₁S₀= 00 thì dữ liệu D₀ được nối đến ngõ ra, S₁S₀= 01 thì dữ liệu D₁ được nối đến ngõ ra, khi S₁S₀= 10 thì D₂ được nối đến ngõ ra và cuối cùng là S₁S₀=11 thì D₃ được nối đến ngõ ra. Một cách tổng quát khi số bit trong bộ lựa chọn ngõ vào là n thì bộ đa hợp có khả năng đa hợp được 2ⁿ ngõ vào để đưa vào một ngõ ra. Hình 4.9 là sơ đồ logic của bộ đa hợp từ 4 sang 1:

Người ta dùng IC74151A để thực hiện đa hợp từ 8 sang 1. Trong đó G’ chính là EN ngõ vào này khi ở mức thấp thì IC hoạt động bình thường, khi G’ = “1” thì IC bị treo không hoạt động được. Nhờ tính chất này mà người ta có thể dùng 2 IC 74151A thực hiện đa hợp từ 16 sang 1 như hình vẽ 4.10

4. 
   Giải đa hợp (demultiplexers):
   

4. 
   Mạch giải mã:
   
5. 
   Giới thiệu:
   

4. 
   Mã hoá:
   

Có rất nhiều trường hợp người ta sử dụng phương pháp mã hoá từ 10 đường sang 4 đường tức là mã hoá từ một số thập phân thành một số BCD. Ví dụ: trong bàn phím người ta nhấn phím số 9 thì ngõ ra cho ra số 9 ở dạng BCD là “1001”.

Từ bảng trên ta có :

B₈ = D₈ + D₉

B₄ = D₄ + D₅ + D₆ +D₇

B₂ = D₂ + D₃ + D₆ +D₇

B₁ = D₁ +D₃ +D₅ +D₇ +D₉

Từ đó ta có mạch giải mã như hình 4.11

Hình 4.11

4. 
   Giải mã:
   

Đây là mạch chuyển từ số BCD sang thập phân. Mạch được thiết lập theo kết quả trong bảng bên dưới:

Sơ đồ mạch được minh họa trong hình 4.12

Đây là mạch giải mã thường được sử dụng trong điện tử. Thông thường các thiết bị đo lường thường dùng dạng này để hiển thị, chỉ báo…. Đây là dạng giải mã từ số BCD sang led 7 đoạn để hiển thị, và số BCD được tạo ra từ mạch đếm MOD10. Trong mạch giải mã BCD sang led 7 đoạn người ta dùng IC giải mã 74LS47 cùng với LED 7 đoạn loại Anode chung, và dùng IC giải mã 4511 cho loại LED 7 đoạn Cathode chung.

5. 
   Họ các FlipFlop:
   
6. 
   Khái niệm:
   

Đây là một loại FF gọi là JK FF. Ơ FF này ta có 5 ngõ vào và 2 ngõ ra Q và Q’(Q’ là đảo của Q). Các ngõ vào C_K­, Clr, Pre thường có ở tất cả các loại FF. Ngoài ra hai ngõ vào J, K là biểu hiện cho tên gọi của FF đó. Ngoài JKFF ta còn có các loại FF khác như RSFF, DFF, TFF.

Như hình bên thì ngõ vào đồng bộ là các chân J, K, C_K vì các chân này phải cùng thay đổi thì ngõ ra Q hay Q’ mới thay đổi, cụ thể hơn là khi J, K thay đổi mà C_K chưa tác động thì ngõ ra cũng không thay đổi. Chính vì đó mà người ta gọi chúng là ngõ vào đồng bộ.

Hai ngõ vào Pre và Clr là các ngõ vào không đồng bộ. Vì khi chúng tác động lập tức ngõ ra có ảnh hưởng mà không cần chờ C_K.

Khi Pre tác động thì ngõ ra Q lên “1” và Q’ xuống “0” bất chấp trạng thái của các ngõ vào đồng bộ.

Khi Clr tác động thì Q xuống “0” và Q’ lên “1” ngay lập tức bất chấp trạng thái các ngõ vào đồng bộ.

Tác động: tác động có thể được thực hiện bằng nhiều cách: tác động cạnh lên, xuống, tác động mức thấp, mức cao. Thông thường người ta dùng tác động mức nhiều hơn ở ngõ vào bất đồng bộ(không đồng bộ). Riêng ở C_K thường là tác động cạnh ( cạnh lên hoặc cạnh xuống).

5. 
   RS FF:
   

Bằng cách kết nối các cổng NAND ta thực hiện được RSFF như hình 5.2

Chúng ta lý luận theo dạng logic thì sẽ được bảng trạng thái như trên.

Thật ra khi cho R=“0” và S=“0” thì Q=“1” và Q’=“1” điều này không hợp lý vì theo tính chất của FF thì Q và Q’ (gọi là Q đảo) phải ngược trạng thái nhau.

R gọi là chân Reset và S là chân Set. Như trên đã nói, khi reset tác động thì Q sẽ là “0” và ngược lại khi set tác động thì Q sẽ là “1”. Căn cứ vào bảng sự thật ta kết luận chân R và S tác động ở mức thấp. Như vậy khi R=“0” và S=“0” là điều không thể được vì chúng ta không thể vừa đặt Q lên “1” lại vừa đặt Q xuống “0”. Cho nên trạng thái này không sử dụng (gọi là cấm).

- RS FF dùng cổng NOR:

Sơ đồ kết nối, ký hiệu và bảng sự thật của FFRS dùng cong NOR được trình bày như hình 5.3.

Các tính chất của FF này đều giống như FF trên hình 5.2, chỉ khác là lúc này ta xem bảng sự thật và kết luận là loại RS_FF này tác động ở mức cao. Vì vậy mà khi R=“1” và S=“1” thì rơi vào trạng thái cấm sử dụng, khi R=“0” và S= “0” thì rõ ràng không chân nào tác động nên ngõ ra không đổi trạng thái.

Cần chú ý đến ký hiệu của RS_FF, khi R, S tác động mức cao thì không có dấu tròn ở chân R, S. khi R, S tác động mức thấp thì có dấu tròn ở chân của R, S. điều này dùng cho cho mọi trường hợp: khi có dấu tròn đảo thì tính chất của chân đó là tác động mức thấp, ngược lại thì tác động mức cao.

- RS FF có C_K:

RS_FF có C_K được minh hoạ trên hình 5.4.

C_KRSQ_n+1

Trong đó Q_n là trạng thái trước đó, Q_n+1 là trạng thái hiện tại đang xét, x là trạng thái bất kỳ.

Khi C_K lến “1” thì FF hoạt động bình thường, khi C_K xuống “0” thì ngõ ra Q của FF không thay đổi trạng thái.

Chú ý:

Mặc dù ngõ ra của latch không thay đổi theo R, S khi C_K=“0” nhưng R, S phải có một khoảng thời gian ổn định tối thiểu trước khi C_K tác động vào. Thời gian này được gọi là thời gian set-up ( set-up time) ký hiệu là t_su và giá trị được cho bởi nhà chế tạo. Đồng thời FF cũng cần có một thời gian ổn định tối thiểu sau khi C_K tác động vào, gọi là thời gian giữ (hold time) ký hiệu là t_h. hình vẽ 5.5

5. 
   JK FLIP_FLOP:
   

Cũng RS_FF, JK_FF cũng có các ngõ vào đồng bộ J, K, C_K, ngõ ra Q và Q đảo. Ngoài ra nó cũng có các ngõ vào không đồng bộ Preset và Clear ( Pre và Clr). Trước tiên ta xét C_K: khi có dấu tròn đảo ở đầu vào thì ta hiểu C_K tác động cạnh xuống, ngoài ra cũng có loại không có dấu tròn đảo thì C_K tác động cạnh lên (của xung Clock). Tương tự như vậy, ở các ngõ vào không đồng bộ khi có dấu tròn thì các ngõ vào tác động mức thấp ngược lại thì tác động mức cao, điều này được cho ở nhà chế tạo trong sách tra cứu IC. Hình vẽ 5.6 và bảng sự thật trên cho thấy C_K tác động cạnh xuống và các ngõ vào không đồng bộ tác động ở mức thấp.

Từ bảng sự thật ta thấy khi Pre = “0” thì Pre tác động trong khi đó Clr=“1” nên Clr không tác động kết quả Q được set lên “1”. Tương tự như vậy khi Pre=“1” và Clr=“0” thì Clr tác động kết quả Q được reset về “0”.

Khi Pre= “1” và Clr= “1” tức là hai ngõ vào không đồng bộ này không tác động nên FF hoạt động theo J, K và C_K theo bảng sự thật. Chú ý khi J= “0” và K= “0” thì Q không đổi trạng thái. Khi J= “1” và K= “1” thì Q nhận giá trị đảo lại trạng thái trước đó. Do điều này mà khi J, K nối lên “1” và cung cấp C_K cho FF thì ngõ ra Q sẽ có sóng với tần số bằng ½ tần số của C_K.

5. 
   D và T FLIP_FLOP:
   

Chúng ta có thể hình thành D_FF từ JK_FF bằng cách nối hai chân J và K qua cổng đảo như hình 5.8.

Điều này hình thành cũng từ bảng sự thật JK_FF mà ra.

Xét ở bảng sự thật JK_FF ta thấy khi J, K không cùng trạng thái thì Q sẽ có giá trị theo J (tất nhiên phải có C_K tác động).

T_FF được hình thành cũng từ JK_FF khi ta nối hai chân J, K với nhau. Ơ T_FF khi chân T lên “1” và ngõ ra sẽ lật trạng thái khi có C_K tác động. Điều này thực hiện cũng dựa vào bảng sự thật của JK_FF, dựa vào bảng sự thật ta thấy khi J,K cùng trạng thái thì Q có trạng thái ngược lại với J,K. điều này được ứng dụng nhiều ở mạch đếm được khảo sát ở chương sau.

5. 
   Mạch Đếm Không Đồng Bộ:
   
6. 
   Khái niệm:
   

ABCDEC

Tương tự, vậy một số nhị phân 4 bit thì có thể hiển thị số thập phân lớn nhất là 15.

Như vậy một mạch đếm có 4 FF thì có thể đếm đến 15 mà thôi. Mạch đếm thực hiện sao cho các bit nhị phân (ngõ ra Q) có tuần tự lên “1” hay xuống “0” theo bảng bên, một khi thực hiện được như vậy thì cũng có nghĩa là mạch đếm được hình thành. Vì mạch khởi đầu từ 0 đếm dần lên khi có C_K tác động nên ta gọi là mạch đếm lên, ngược lại là mạch đếm xuống. Trong chương này các mạch đếm bởi các FF mà trong đó C_K của từng FF không tác động cùng lúc nên gọi là mạch đếm không đồng bộ. Nếu C_K tác động cùng lúc thì gọi là mạch đếm đồng bộ sẽ được khảo sát ở chương sau.

5. 
   Mạch đếm lên:
   

Để đơn giản và không mất tính tổng quát ta xét mạch đếm 4 bit. Ơ mạch đếm này có tất cả 16 trạng thái và đếm được đến 15 thập phân, hình 5.8

Như hình vẽ ta thấy, ngõ ra của FF đầu được dùng làm C_K cho FF sau và cứ tuần tự như vậy. Vì các ngõ vào không đồng bộ tác động ở mức thấp nên để mạch đếm làm việc bình thường thì nó phải được nối lên “1”. Chú ý ở đây C_K tác động ở cạnh xuống, nên chỉ khi C_K thay đổi từ mức cao xuống thấp thì mới có tác động của C_K­ vào FF.

Vì J, K của FF mắc lên “1” nên Q sẽ lật trạng thái khi có C_K tác động.

Và chỉ khi Q₁ lật trạng thái từ “1” về “0” thì FF 2 mới tác động và Q₂ mới lật trạng thái. Nếu Q₁ lật trạng thái từ “0” lên “1” thì FF2 không tác động. Cứ như vậy, 4 bit của 4 Q sẽ hình thành mạch đếm lên từ 0 -> 15.

ABCD

0000

0001

0010

0011

0100

0101

0110

0111

1000

1001

1010

1011

1100

1101

1110

1111

5. 
   Mạch đếm xuống:
   

Đây là bảng trạng thái đếm lên của mạch đếm lên, nếu ta lấy đảo (bù 1) từng dòng trạng thái thì ta sẽ có bảng trạng thái của mạch đếm xuống.

5. 
   Mạch đếm Mod N:
   

1. 
   Vẽ mạch đếm xuống MOD12 .
   
2. 
   Vẽ mạch đếm lên MOD12.
   
3. 
   Vẽ mạch đếm lên từ 3 -> 12 và quanh về 3…… (sử dụng chân Pre)
   
4. 
   Vẽ mạch đếm xuống từ 15 -> 5 và quanh lại 15… (sử dụng chân Pre)
   
5. 
   Mạch Đếm Đồng Bộ:(SYN COUNTER)
   
6. 
   Giới thiệu:
   

Trong mạch đếm đồng bộ, FF thường được dùng nhất là JK_FF. Một cách tổng quan là trạng thái hiện tại của các FF quyết định đến trạng thái kế tiếp của nó thông qua một mạch gồm các cổng logic.

Điều mà chúng ta làm chủ yếu là thiết kế mạch logic để làm thay đổi trạng thái FF theo ý mình. Việc thiết kế mạch này phức tạp hơn nhiều so với đếm không đồng bộ. Chúng ta phải tính tất cả các hàm logic nối đếm từng J, K của từng FF.

5. 
   Đếm lên đồng bộ:
   

Q₃Q₂Q₁

Chúng ta thấy rằng Q₁ thay đổi liên tục từ “1” sang “0” và ngược lại ở mỗi trạng thái đếm như bảng trạng thái bên nên ta cho J₁ và K₁ lên “1”. Q₂ thay đổi chỉ khi Q₁ lên “1”. Điều đó có nghĩa là Q₂ trạng thái hiện tại của Q₂ thay đổi ở C_K kế tiếp khi và chỉ khi Q₁ lên “1”. Điều này được thực hiện bằng cách nối Q₁ với J₂ và K₂. Và cuối cùng ta thấy Q₃ chỉ thay đổi trạng táhi khi và chỉ khi Q₁ và Q₂ cùng lên “1”, khi đó Q₃ thay đổi trạng thái ở xung C_K kế tiếp, điều này được thực hiện nhờ vào việc nối Q₁và Q_2­ vào cổng AND và ngõ ra của cổng nối đến J₃ và K₃. Biểu đồ dạng sóng được biểu điễn như sau:

5. 
   Đếm xuống đồng bộ:
   

5. 
   Thời gian trì hoãn trong mạch đếm đồng bộ:
   

Ơ đếm không đồng bộ thời gian trì trễ sẽ tăng theo số FF thực hiện đếm, trong khi đó ở đếm đồng bộ thời gian trễ là hằng số. Đây chính là ưu điểm của đếm đồng bộ.

5. 
   Thiết kế đếm đồng bộ:
   

Trong phần trước chúng ta hiểu rằng một sự kế hợp các trạng thái FF tại một thời điểm cho trước trong khi đếm được gọi là trạng thái của mạch đếm. Ví dụ: chúng ta có thể nói rằng trạng thái của một mạch đếm lên là 0101 sau khi có 5 xung C_K tác động. Giản đồ trạng thái hay còn gọi là giản đồ chuyển đổi là một đồ thị biểu diễn trình tự các trạng thái trong suốt một chu kỳ của mạch đếm. Mỗi trạng thái được hiển thị trong vòng tròn nhỏ, mũi tên chỉ trình tự hiển thị các trạng thái.

Trong một chu kỳ đếm, và trong đó chu kỳ đầu tiên thường có các trạng thái sai với dự tính thiết kế ở các chu kỳ sau sẽ không còn các trạng thái sai nữa, đó được gọi là bộ đếm tự khởi động (sefl- starting counter) được minh hoạ như giản đồ bên dưới

- Bảng trạng thái

Trong phần này ta chỉ khảo sát phần thiết kế dùng JK_FF, nên cũng chỉ xét đến bảng trạng thái của JK_FF. Bảng trạng thái thực ra được xây dựng dựa vào bảng sự thật, ở bảng sự thật từ ngõ vào ta kết luận ngõ ra, trong khi đó bảng trạng thái cho thấy từ kết quả ngõ ra ta dự đoán ngõ vào như thế nào?. Sau đây là bảng trạng thái của JK_FF.

Trong đó X là trạng thái bất chấp, X có thể là “0” hoặc “1”. n biểu điễn cho trạng thái hiện tại, n+1 biểu diễn cho trạng thái kế tiếp sau đó.

Xét trường hợp 1: để Q_n = “0” và Q_n+1 cũng là “0” thì J_n phải là “0” bất chấp trạng thái của K_n là “0” hay “1”.

Trường hợp 2: khi Q_n = “0” để cho trạng thái kế tiếp Q_n+1 = “1” thì J_n= “1” và bất chấp K_n. tương tự cho các trường hợp 3, 4. Nói chung tính chất này đều dựa vào bảng sự thật của JK_FF nhưng ngược lại.

Để dễ hiểu ta xét một ví dụ cụ thể:

Thiết kế mạch đếm lên đồng bộ MOD10 dùng JK_FF.

Trước tiên ta thiết lập bảng trạng thái như sau:

Tr.Thái hiện tạiTr.Thái kế tiếpYêu cầu các ngõ vào hiện tại

DECQ₈Q₄Q₂Q₁Q₈Q₄Q₂Q₁J₈K₈J₄K₄J₂K₂J₁K₁

0000000010X0X0X1X

1000100100X0X1XX1

2001000110X0XX01X

3001101000X1XX1X1

4010001010XX00X1X

5010101100XX01XX1

6011001110XX0X01X

7011110001XX1X1X1

810001001X00X0X1X

910010000X10X0XX1

d=  10, 11, 12, 13, 14, 15 X: là trạng thái bất chấp

Từ các trạng thái của J, K trên ta thiết lập các bìa Karnaugh và rút gọn cho ra các hàm logic cho từng J, K của từng FF.

00011110