Phần dịch : PipeLine. Giới thiệu
tải về 11.64 Kb.
|
Phần dịch :PipeLine.Giới thiệu:Bộ lõi vi xử lí MIPS32 4K bổ sung pipeline gồm 5 giai đoạn tương tự pipeline R300 .PipeLine cho phép các bộ xử lí nâng cao tần số trong khi giảm thiểu độ phức tạp của thiết bị,giảm cả về giá thành cũng như sự tiêu thụ về điện năng. Nội dung gồm các phần sau: + các giai đoạn của PipeLine. + Cache Miss lệnh + Cache Miss dữ liệu + các phép toán nhân ,chia. + PipeLine MDU(với nhân 4Kc và 4Km) + PipeLine MDU(chỉ với nhân 4Kp) + Trì hoãn nhánh. + Đường rẽ dữ liệu, + Xử lí Interlock + điều kiện thoát. + Lệnh interlock + Lệnh Hazard
Có 5 giai đoạn: Instruction(I stage) • Execution (E stage) • Memory (M stage) • Align/Accumulate (A stage) • Writeback (W stage) Cả 3 nhân thực thi một cơ chế Bypass ,cơ chế này cho phép kết quả của quá trình được gởi một cách trực tiếp đến lệnh cần đến nó mà không phải viết kết quả đến thanh ghi và sau đó đọc nó trở lại. Hình sau minh họa nhưng thao tác trong mỗi tầng của bộ xử lí 4Kc
Hình sau minh họa nhưng thao tác trong mỗi tầng của bộ xử lí 4Km 
Hình sau minh họa nhưng thao tác trong mỗi tầng của bộ xử lí 4Kp 
I.1 giai đoạn I: nạp lệnh During(trong thời gian)nạp lệnh: +Một lệnh được nạp vào trong cache lệnh +I-TLB xử lí dich một địa chỉ vật lí ảo. I.2 giai đoạn E:thực thi lệnh Trong giai đoạn thực thi: +các toán hạng được nạp từ thanh ghi +toán hạng từ giai đoạn M và A được chuyển tới giai đoạn này. +sau đó ALU bắt đầu thực hiện các phép toán số học và logic từ thanh ghi lệnh đến thanh ghi lệnh . +ALU tính toán địa chỉ ảo dữ liệu trong việc tải và lưu trữ các lệnh. +ALU quyết định trong trường hợp điều kiện rẽ nhánh là đúng và tính toán địa chỉ nhánh đích trong câu lệnh rẽ nhánh +lệnh logic chọn một địa chỉ lệnh. +các phép toán nhân và chia bắt đầu trong giai đoạn này.
+phép toán số học và phép toán logic hoàn tất. +tìm trong cache dữ liệu và dịch từ địa chỉ ảo sang địa chỉ vật lí được thực hiện bởi lệnh nạp và lệnh lưu trữ. +tìm kiếm dữ liệu trong cache và TLB được thực hiện và khẳng định là cache hit hay là cache miss +toán hạng MULL 16x16 hoặc 32x16 hoàn tất trong mảng và trì hoãn trong 1 xung với giai đoạn M. +toán hạng MULL 32x32 mất 2 xung đồng hồ trong giai đoạn M để hoàn tất chu kì thừ hai của mảng +toán hạng MULT/MADD/MSUB 16x16 32x16 hoàn tất trong mảng +toàn hạng MULT/MADD/MUSB đợi một xung trong giai đoạn M của pipeline MDU để hoàn tất chu kì thứ hai trong mảng. +thao tác chia mất tối đa 32 xung đồng hồ trong giai đoạn M của pipeline MDU (4Kc and 4Km cores). + thao tác nhân mất 31 xung đồng hồ trong giai đoạn M của pipeline MDU. (4Kp core only). I.4 giai đoạn A: Align/Accumulate +bộ canh chỉnh tách rời đã nạp dữ liệu với các ranh giới từ của nó. +thao tác MUL tạo kết quả sẵn sàng để viết trở lại.viết trở lại thanh ghi thực sự thì được thực hiện trong giai đoạn W. +thao tác MULT/MADD/MSUB xử lí carry-propagate-add.điều này bao gồm mục kết quả đối với thao tác MADD/MSUB, +thao tác chia thực hiện điều chỉnh cuối cùng. +thao tác nhân /chia viết kết quả tới thanh ghi HI/LO I.5 giai đoạn W :Writeback Đối với thanhghi đến thanh ghi hoặc lệnh load,kết quả được viết trở lại thanh ghi nhờ giai đoạn này. II.Instruction Cache Miss Khi cache lệnh được đánh chỉ số Каталог: downloads161 downloads161 -> Từng bước lập trình : cho đIỆn thoại di đỘng j2me (phần 1) downloads161 -> From Wikipedia, the free encyclopedia Từ Wikipedia tiếng Việt tải về 11.64 Kb. Chia sẻ với bạn bè của bạn:
|
