CHƯƠng 1 TỔng quan về KỸ thuật truyền số liệU



tải về 0.93 Mb.
trang8/9
Chuyển đổi dữ liệu07.07.2016
Kích0.93 Mb.
1   2   3   4   5   6   7   8   9

- D7-D0 : Data Bus I/O : Bus dữ liệu vào/ra

- E : Data I/O Enable and Clkng (Ðiều khiển xuất nhập dữ liệu vào/ra bus)

- RxCLK, TxCLK : Ngã vào xung đồng hồ thu, phát

            -



: Clear To Send

            -



: Request To Send

            -



: Carrier Detect : Dò sóng mang

- RxD, TxD : Dữ liệu thu, phát

- VSS : Mass nguồn (GND)

- VDD : Nguồn dương (+5 V)

Các chi tiết của giao thức được chọn bằng cách ghi 1 byte vào thanh ghi điều khiển dựa theo bảng 4.2. Trạng thái thu phát và trạng thái lỗi được đọc từ thanh ghi trạng thái, dựa vào bảng 4.3

Thanh ghi điều khiển hoặc thanh ghi trạng thái được chọn khi chân RS xuống thấp và thanh ghi dữ liệu thu hoặc phát được chọn khi RS lên cao. Thanh ghi dữ liệu phát và điều khiển chỉ có thể ghi (write). Thanh ghi dữ liệu thu và trạng thái chỉ có thể đọc (read).



Bảng 4.2 6850 Control Register Word Bits

D7

Cho phép ngắt thu

C7



 

1 =



ở thấp khi thanh ghi đệm thu đầy

 0 = Không cho phép ngắt thu

D6

Ðiều khiển ngắt phát - phát

C6



00 =



low. Không cho phép ngắt phát

01 =



 low. Cho phép ngắt phát

10 =



high. Không cho phép ngắt phát

11 =



low. Không cho phép ngắt phát &




D5

C5

Phát bit 0 (break level)

D4

Chọn chiều dài ký tự, KTchẵn lẻ, Số bit stop

C4



000 = 7 bit + Chẵn + 2 Stop

001 = 7 bit + Lẻ + 2 Stop

010 = 7 bit + Chẵn + 1 Stop


D3

C3

011 = 7 bit + Lẻ + 1 Stop

100 = 8 bit + 2 Stop

101 = 8 bit + 1 Stop


D2

C2

110 = 8 bit + Chẵn + 1 Stop

111 = 8 bit + Lẻ + 1 Stop



D1

Chon hệ số chia tần xung CK

C1



00 = : 1

01 = : 16



D0

C0

10 = : 64

11 = Master Reset



Ghi chú : * Master reset, thanh ghi điều khiển có bít C1 C0 = 11, Reset tất cả các bít của thanh ghi trạng

 thái và đưa chân







lên cao

  * Bít C7 = 1, CPU bị ngắt nếu:

- Thanh ghi dữ liệu thu đầy - Bị tràn



                               - Có một biến đổi từ thấp lên cao ở chân



 (modem không dò ra sóng mang)

 

Bảng 4 .3 6850 Status Register Bits

D7

Trạng thái pin



IRQ

 





1 =



low

Reset bởi việc đọc thanh ghi đệm thu hay viết vào thanh ghi phát

D6

Lỗi chẵn lẻ

PE


1 = Có lỗi chẵn lẻ

Set/Reset khi chuyển dữ liệu thu



D5

Lỗi tràn (Overrun)

OVRN


1 = Báo lỗi tràn và giữ bit RDRF = 1

Set/Reset khi chuyển dữ liệu thu



D4

Lỗi khung

FE


1 = Có lỗi khung

Set/Reset khi chuyển dữ liệu thu



D3

Xóa để phát

CTS


Tuỳ trạng thái chân



 




Chân



ở mức cao sẽ vô hiệu hóa bit TDRE

 

D2

Dò sóng mang

CD


   1  = chân



ở mức cao (no carrier)

( xem ghi chú)

D1

Thanh ghi phát trống

TDRE


1= Phần phát chờ nhận ký tự.

Reset bởi việc ghi vào thanh ghi phát



D0

Thanh ghi thu đầy

RDRF


1 = Phần thu chờ đọc ký tự.

Reset bởi việc đọc thanh ghi đệm thu





   Ghi chú : bit CD lên 1 làm cho chân

 

xuống thấp khi bit C7 set = 1. Bit CD vẫn giữ 1 sau khi pin  



xuống thấp và bị xóa sau khi đọc thanh ghi trạng thái, và thanh ghi dữ liệu thu, hoặc cho đến khi MRST xảy ra.

Thông tin trong thanh ghi trạng thái được đọc bởi CPU và cho biết trạng thái hiện hành của 6850

Bít D0 : (RDRF) Bít này set 1 sau khi data nhận được đã truyền từ thanh ghi dịch thu tới thanh đệm thu và nó được xóa sau khi CPU đã đọc data

Bít D1 : (TDRE) Bít này được set khi data đã chuyển từ thanh ghi đệm phát đến thanh ghi dịch phát, nó được xóa khi CPU viết từ mới vào thanh ghi đệm phát

Bít D2 : (CD) Bít này được set nếu Modem không dò ra sóng mang

Bít D3 : (CTS) Bít này được reset ( =0) nếu có tín hiệu tác động xóa để gửi

Bít D4 : (FE) Bít này set nếu máy thu không dò ra bít stop ( sai khung)

Bít D5 : (OVRN) Bít này set nếu 6850 chuyển data thu được từ thanh ghi dịch thu vào thanh ghi đệm thu trước khi CPU đọc nội dung trong thanh ghi này, nó chỉ rằng có một phần bản tin bị mất. Bít này được reset khi CPU đọc thanh ghi đệm thu

Bít D6 : (PE) Bít này set khi máy thu dò ra lỗi parity

           Bít D7 : (IRQ) Bít này set khi có tín hiệu tác động trên ngã ra



tới CPU

4.3.2.3 Vận hành :

Vận hành 6850 được mô tả qua các bước : Khởi động, phát một ký tự và thu một ký tự



- Khởi động :

Chú ý rằng 6850 không có reset phần cứng. Việc reset chip được điều khiển bằng cách ghi byte điều khiển vào thanh ghi điều khiển (lập các bít C0 = C1 = 1)

- Reset chip: các bit trong thanh ghi trạng thái về 0 và hai chân lên cao

- Lập trình từ điều khiển để chọn giao thức hoạt động.



- Phát một ký tự:

Khi đã khởi động chip ta chỉ cần 2 bước để phát một ký tự



            - Chân



 phải ở mức thấp

- Ðợi cho đến khi bít TDRE = 1 (trong thanh ghi trạng thái)

- Ghi ký tự cần phát vào thanh ghi dữ liệu phát

Một ví dụ để thấy hoạt động phát của 6850. Từ điều khiển ghi vào thanh ghi có dạng 10101101. Do bít

D6 và D5 là 0 và 1, một tín hiệu mức thấp tác động cho bởi chân



gửi tới modem, sau một thời gian trể xác

 định, modem gửi tín hiệu tác động mức thấp tới chân C , báo dữ liệu sẵn sàng để gửi đi. CPU đọc thanh ghi trạng thái và nếu bít D1 (TDRE) lên 1 nó sẽ gửi từ kế tiếp đến thanh ghi đệm phát, từ này được chốt vào thanh ghi khi chân E chuyển từ mức cao xuống thấp, điều này khiến cho bít TDRE reset xuống 0. Mạch logic bên trong tạo bít kiểm tra lẻ theo yêu cầu và chuyển dữ liệu cùng với bít start, bít parity và bít stop vào thanh ghi dịch phát. Dữ liệu được chuyển ra ngoài trên đường TxD với bit rate bằng 1/16 tần số xung đồng hồ ở chân TxCLK .

Khi dữ liệu đã chuyển vào thanh ghi dịch phát bít TDRE của thanh ghi trạng thái lên 1, một lần nữa vì bít D6D5 của thanh ghi điều khiển là 0 và 1 nên khi TDRE lên 1 một tín hiệu ngắt tự động gửi đến CPU ở



ngã ra



. CPU trả lời bằng cách gửi từ thứ 2 tới thanh ghi đệm phát mặc dù từ thứ nhất có thể chưa hoàn

 toàn chuyển ra ngoài. Sở dĩ được như vậy vì 6850 dùng thanh ghi đôi và việc này làm gia tăng vận tốc truyền

     .- Thu một ký tự

Có 3 bước cần thiết để thu một ký tự                 

                        - Chân



phải ở mức thấp

- Ðợi cho đến khi bít RDRF = 1

- Ðọc trạng thái lỗi từ thanh ghi trạng thái

- Ðọc ký tự thu từ thanh ghi dữ liệu thu

Các ngắt phát và/hoặc thu có thể được cho phép bởi từ điều khiển (xem bảng 4.2)



         Chân



sẽ ở mức thấp bất cứ khi nào các bít trạng thái TDRE và/hoặc RDRF là 1.

Trong khi chân





ở thấp bít trạng thái IRQ là 1.

Dưới đây là quá trình thu một ký tự

Tín hiệu nối tiếp tới chân RxD của ACIA. Thông thường chân này ở mức cao khi không có tín hiệu vào. Khi có tín hiệu tới bít đầu tiên là bít start (bít D0) làm chân RxD chuyển từ cao xuống thấp. Giả sử tần số xung đồng hồ thu bằng 16 lần vận tốc bít, thì sau 8 chu kỳ đồng hồ kể từ khi chân RxD chuyển từ cao xuống thấp, ngã vào này được kiểm tra một lần nữa và nếu nó vẫn còn ở mức thấp, bít start mới có giá trị, nếu không ACIA xem tín hiệu nhận được là nhiễu và tiếp tục giám sát sự thay đổi ở chân này để tìm ra bít start. Dùng 8 chu kỳ đồng hồ sau khi có sự thay đổi trạng thái của chân RxD khiến cho data được lấy mẫu đúng ngay điểm giữa và được chuyển vào thanh ghi dịch thu sau mỗi 16 xung đồng hồ. Việc kiểm tra lỗi được thực hiện và khi có lỗi xảy ra các bít báo lỗi tương ứng trong thanh ghi trạng thái sẽ được set. Sau khi số bít dữ liệu mong muốn đã nhận được, bản tin được chuyển song song từ thanh ghi dịch thu tới thanh ghi đệm thu và bít 0 (RDRF) của thanh ghi trạng thái được set lên 1. Nếu bít 7 của thanh ghi điều khiển được set (đưa lên 1) trong

 suốt thời gian khởi động, một ngắt tới CPU được tự động tạo ra do chân



xuống thấp. CPU thực hiện

chương trình phục vụ ngắt và đọc thanh ghi trạng thái để biết nguyên nhân ngắt. Nếu CPU tìm thấy bít RDRF đã set nó sẽ đọc dữ liệu trong thanh ghi đệm thu. Hành động này xóa bít RDRF của thanh ghi trạng thái.

Phần thu của 6850 cũng dùng thanh ghi đôi cho phép từ kế tiếp chuyển vào thanh ghi dịch trong khi từ trước đó chưa hoàn toàn được đọc vào CPU nhằm tăng vận tốc truyền như nói trên.

 

4 .3.2.4 Giao tiếp của 6850 với vi xử lý :



ACIA 6850 có thể giao tiếp với họ vi xử lý 6800 hoặc 6502 (H 4.7)

                                                               

                                                                                          (H 4 .7)

 

Ghi chú:

Trong mạch (H 4.7)

- F2 là tín hiệu xung đồng hồ chuẩn cho tất cả thiết bị ngoại vi của 6800.



            -



: Valid memory address, ngã ra chỉ báo cho các thiết bị ngoại vi của 6800 biết có một địa chỉ

có hiệu lực trên bus địa chỉ.




            - Mạch giao tiếp trên không truyền qua modem (các chân







nối mass)




            - Việc giải mã địa chỉ được thực hiện từ bên ngoài cho ngã vào



 - Chân CS1CS0 phải nối lên mức cao

            - Các ngắt được báo cho CPU từ chân



để báo cho CPU biết các thanh ghi thu hoặc phát đã sẵn

sàng. Các thao tác này cũng có thể chọn lựa bởi việc lập trình thích hợp cho các bit cho phép ngắt trong thanh ghi điều khiển.

 

4.3.3. USART 8251A của Intel :



 

 4 .3.3.1 - Tính năng tổng quát .

 4.3.3.2 - Mô hình và sơ đồ khối .

 4.3.3.3 - Vận hành .

 4.3.3.4 Giao tiếp với CPU của 8251A .

 

4 .3.3.1 - Tính năng tổng quát :



8251A là một chuẩn công nghiệp USART, được chế tạo từ kỹ thuật NMOS, có 28 chân, được thiết kế để truyền dữ liệu tốc độ lên đến 64 kbps tương thích với họ mP của Intel như MCS-48, 80, 85 và iAPX-86, 88.....8251A được dùng như một thiết bị ngoại vi và được lập trình bởi CPU để truyền dữ liệu nối tiếp. USART nhận các ký tự dữ liệu từ mP ở dạng song song, sau đó đổi chúng thành dạng nối tiếp để phát đi. Ðồng thời, 8251A có thể thu dòng dữ liệu nối tiếp và đổi chúng thành các ký tự dữ liệu song song gửi đến mP. USART sẽ báo cho mP biết khi nào có thể nhận một ký tự từ mP để phát, hoặc khi nào đã thu được một ký tự để cho mP đọc. mP có thể đọc trạng thái của USART bất cứ lúc nào. Những trạng thái này bao gồm các lỗi truyền dữ liệu và các tín hiệu điều khiển như là RxRDY (Receiver Ready) và TxRDY (Transmitter Ready)

4.3.3.2 - Mô hình và sơ đồ khối (H 4.8):

                              



  (H 4.8)

 

8251A có thanh ghi dữ liệu đôi và các thanh ghi điều khiển và trạng thái riêng biệt, điều này làm đơn giản việc lập trình và tăng hiệu quả sử dụng thời gian của CPU (tăng vận tốc thu, phát).

- Nó chỉ được truyền bất đồng bộ máy thu dò và ngưng hoạt động tự động mà không cần sự điều khiển của CPU

- Kết thúc một cuộc liên lạc, TxD line luôn trở về trạng thái nghỉ (mark state), tức phát tín hiệu 1, trừ khi bít D3 (SBRK) trong thanh ghi điều khiển được set = 1

- Trạng thái logic của bít D0 (Tx Enable) cho phép máy truyền xong các ký tự đã nạp vào thanh ghi mặc dù có lệnh dừng.

8251A có khả năng thực hiện giao thức truyền đồng bộ và bất đồng bộ. Ở đây ta chỉ bàn đến khả năng truyền bất đồng bộ.

- Trong chế độ truyền bất đồng bộ, chiều dài ký tự có thể từ 5 đến 8 bít với tần số xung clock bằng 1, 16, 64 lần giá trị baud

- Có khả năng phát ký tự Break và 1, 1,5 hoặc 2 bít Stop

- Dò được các lỗi chẵn lẻ, sai khung và lỗi tràn

- Ngã vào và ra tương thích TTL.

- Chức năng các khối và ý nghĩa các chân IC :

- Data Bus Buffer :

Là bộ đệm 8 Bít, hai chiều, 3 trạng thái được dùng để giao tiếp 8251A với Bus dữ liệu của hệ thống. Dữ liệu được phát hay thu tùy thuộc lệnh Input hay Output của CPU. Từ điều khiển, từ lệnh và thông tin trạng thái cũng được truyền qua Data Bus.

Khối chức năng này nhận tín hiệu từ Bus điều khiển của hệ thống và phát tín hiệu điều khiển hoạt động của cả IC, nó chứa thanh ghi từ điều khiển chế độ hoạt động (control word), thanh ghi từ điều khiển vận hành (command word) là các thanh ghi xác định những chức năng của IC

Khối này gồm các chân :





1   2   3   4   5   6   7   8   9


Cơ sở dữ liệu được bảo vệ bởi bản quyền ©hocday.com 2019
được sử dụng cho việc quản lý

    Quê hương